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Jun 06, 2023

La comprensión del impacto de la longitud de superposición optimizada eficientemente en los parámetros de rendimiento analógico/RF de GNR

Scientific Reports volumen 13, Número de artículo: 13872 (2023) Cite este artículo 101 Accesos Detalles de métricas El objetivo de este estudio es examinar las características de rendimiento analógico/RF del grafeno.

Scientific Reports volumen 13, número de artículo: 13872 (2023) Citar este artículo

101 Accesos

Detalles de métricas

El objetivo de este estudio es examinar las características de rendimiento analógico/RF de los transistores de efecto de campo (FET) de nanocintas de grafeno (GNR) utilizando una técnica novedosa llamada ingeniería de superposición. El estudio emplea simulaciones atomísticas autoconsistentes y el formalismo de la función de Green de no equilibrio (NEGF). Inicialmente, se determinó la longitud de superposición óptima para el GNR-FET por dispositivo evaluando la relación de corriente ON (ION) a corriente OFF (IOFF), que es un parámetro crítico para aplicaciones digitales. Posteriormente, se analizó el impacto de la ingeniería de superposición en las métricas de rendimiento analógicas/RF y se realizó un análisis integral de compensaciones considerando parámetros como la ganancia intrínseca, la eficiencia del transistor y la frecuencia de corte del dispositivo. Los resultados demuestran que el dispositivo que incorpora el mecanismo de superposición exhibe un rendimiento superior en términos de relación ION/IOFF, factor de generación de transconductancia (TGF), resistencia de salida (r0), ganancia intrínseca (gmr0), producto de frecuencia de ganancia (GFP) y ganancia. Producto de frecuencia de transferencia (GTFP). Sin embargo, el dispositivo sin el efecto de superposición demuestra la transconductancia (gm) y la frecuencia de corte (fT) más altas. Finalmente, se realizó un análisis de linealidad para comparar el dispositivo GNR-FET optimizado con el dispositivo GNR-FET convencional sin el efecto de superposición.

En las últimas décadas se ha producido una notable disminución en el tamaño de los transistores, pasando de micrómetros a nanómetros, impulsado por la conocida Ley de Moore1,2. Sin embargo, a medida que la demanda de dispositivos electrónicos avanzados sigue aumentando, las limitaciones de tamaño de los transistores basados ​​en silicio se han vuelto cada vez más desafiantes y eventualmente habrá límites físicos para una mayor miniaturización. El principal obstáculo a este respecto es la aparición de efectos de canal corto (SCE), como la corriente de fuga, la oscilación por debajo del umbral (SS), la reducción de la barrera inducida por el drenaje (DIBL) y la saturación de velocidad, que son consecuencias de la disminución de la distancia entre la fuente y el drenaje3,4,5. En los últimos tiempos, los investigadores han llevado a cabo activamente investigaciones exhaustivas para explorar materiales novedosos que puedan superar estas limitaciones. Posteriormente, el grafeno se ha convertido en un material de gran importancia que ha captado una gran atención en el campo de los dispositivos electrónicos. Esto se debe principalmente a su abundante disponibilidad y atributos rentables, lo que lo convierte en una opción excepcionalmente atractiva para diversas aplicaciones electrónicas6.

El grafeno, compuesto por una única capa de átomos de carbono, se ha posicionado como un material excepcionalmente prometedor para futuros dispositivos semiconductores, especialmente en aplicaciones de alta frecuencia. Esto se atribuye principalmente a sus notables propiedades, que incluyen una excelente conductividad térmica, alta velocidad de saturación, flexibilidad, impresionante resistencia mecánica y movilidad superior del portador7,8,9,10,11. Además, las excepcionales características de movilidad del grafeno lo convierten en un excelente candidato para aplicaciones de dispositivos flexibles y de radiofrecuencia (RF)12,13. Además de sus características ventajosas, en canales relativamente cortos, la falta de bandas prohibidas en el grafeno da como resultado una relación ON/OFF actual deficiente (ION/IOFF). Por lo tanto, es necesario fabricar nanocintas de grafeno (GNR) para utilizar grafeno como dispositivo, y el dispositivo basado en grafeno se conoce como transistor de efecto de campo (FET) de nanocintas de grafeno (GNR)14,15.

Se han explorado varios enfoques para mejorar el rendimiento eléctrico de los FET basados ​​en GNR. Estos métodos incluyen la utilización de diferentes materiales dieléctricos de óxido de puerta, dopaje de canales, escalamiento dimensional, selección de materiales de puerta con funciones de trabajo específicas e introducción de defectos de vacancia en el canal16,17,18,19,20,21,22,23,24,25. . Sin embargo, todavía queda mucho por investigar, particularmente en el área de la ingeniería de longitud de canales. Estudios anteriores han demostrado que la implementación de una estructura de puerta subyacente puede mejorar la corriente de fuga, la oscilación por debajo del umbral (SS) y la relación de encendido/apagado de la corriente26. La introducción de arquitecturas subyacentes ayuda a reducir los efectos de canal corto (SCE) ajustando la longitud efectiva del canal del dispositivo27. También mitiga la capacitancia de franja28 y la fuga de drenaje inducida por puerta (GIDL)29, lo que resulta en una potencia de conmutación reducida y una mayor idoneidad para aplicaciones lógicas. Sin embargo, el traslape entre la compuerta y la fuente o drenaje conduce a un aumento en la resistencia del canal, lo que disminuye la corriente ON y afecta negativamente el rendimiento del dispositivo. Para abordar este problema, se prefiere una estructura de traslape asimétrica, donde el traslapo se aplica en el lado del drenaje30. A pesar de estos avances, los métodos existentes para mejorar el rendimiento analógico/RF de los FET siguen siendo inadecuados. Como resultado, estudios recientes se han centrado en mejorar el rendimiento analógico/RF de los GNR-FET. Esto motiva una mayor investigación sobre las características de rendimiento analógico y de RF de los GNR-FET con estructuras superpuestas. En particular, faltan investigaciones previas que examinen el comportamiento de rendimiento analógico/RF de los GNR-FET que emplean el mecanismo de superposición asimétrica.

Este estudio de investigación se centra en examinar el impacto de la ingeniería de superposición en los parámetros analógicos/RF en GNR-FET para aplicaciones de baja potencia. Para lograr este objetivo, se emplea la metodología de la función de Green de no equilibrio (NEGF) para investigar la figura de méritos (FOM) relacionada con el rendimiento analógico y de RF en dispositivos GNR-FET con diferentes longitudes de superposición. Se analizan parámetros clave como el producto de frecuencia de ganancia (GFP) y el producto de frecuencia de transferencia de ganancia (GTFP), ya que son cruciales para el diseño de circuitos y aplicaciones de conmutación de alta velocidad. Los hallazgos de este estudio pueden servir como un recurso valioso para los investigadores involucrados en el diseño de nuevos GNR-FET que exhiben un rendimiento superior en comparación con los FET convencionales. Además, se espera que esta investigación inspire una mayor exploración del potencial de aplicación de los GNR-FET en diversos contextos multidimensionales.

Las Figuras 1a yb ilustran la vista en sección transversal y la vista superior, respectivamente, del GNR-FET simulado de 12 sillones con puerta doble (DG) con ingeniería de superposición. El canal y la fuente/drenaje están formados por una lámina de grafeno 2D de 1,37 nm de ancho. La constante de red en GNR es 2,46 Å y la longitud del enlace carbono-carbono (C – C) (d) es 1,42 Å. Nuestro enfoque en los GNR de 12 sillones surge de investigaciones previas que sugieren que una banda prohibida de 0,6 eV y una masa efectiva de 0,064 m031,32,33, donde m0 representa la masa libre de un electrón, son esenciales para lograr un rendimiento óptimo. Las capas de óxido de la puerta superior e inferior están compuestas de HfO2. Variamos la longitud de superposición de 0 nm a 10 nm, incrementando en 2 nm. Las regiones de fuente y drenaje están dopadas con dopantes tipo n, mientras que el traslape y la longitud del canal (LG = 8 nm)26 son regiones intrínsecas. Las simulaciones se realizan con un voltaje fijo de drenaje a fuente (VDS) a una temperatura de 300 K. Los parámetros utilizados en la simulación del dispositivo se presentan en la Tabla 1.

Esquema de GNR-FET: (a) Vista transversal (b) Vista superior (la imagen solo muestra la superficie de GNR).

Para lograr el objetivo, el simulador de dispositivo atomístico NanoTCAD ViDES realiza todas las simulaciones dentro del marco de la función de Green de no equilibrio (NEGF)34. La aproximación de enlace estrecho se utiliza para describir las interacciones entre átomos de carbono individuales en una nanocinta de grafeno (GNR) a nivel atómico. Estas interacciones involucran específicamente a los átomos C-C y se limitan a los átomos vecinos más cercanos. En el enfoque NEGF, en primer lugar, se tiene en cuenta una matriz hamiltoniana apropiada para el canal. La simulación empleó un hamiltoniano de 2 bandas, expresado de la siguiente manera35,36:

los parámetros EA y EB representan los niveles de energía en la parte superior de la banda de valencia y en la parte inferior de la banda de conducción, respectivamente. Estos se pueden expresar como EB—EA = EG, donde EG es la banda prohibida. Aquí solo se considera un orbital atómico y la celda unitaria primitiva comprende solo un átomo, lo que conduce a la formación de una única banda de energía. En esta simulación, el parámetro de salto en el plano, denominado t, tiene un valor de 2,7 eV31.

Después de definir la matriz hamiltoniana, la función de Green se calcula como Ref.37:

que se examina haciendo referencia a trabajos anteriores38. Después de realizar el cálculo de la función de Green, la ecuación de Schrödinger se resuelve con una condición de frontera abierta para obtener las concentraciones de electrones y huecos. Posteriormente, la densidad electrónica se calcula utilizando el método de iteración de Newton-Raphson. En última instancia, se emplea la fórmula de Landauer37 para calcular la corriente de drenaje (ID). En la ecuación de la función de Green, E, I, H, \(\sum_{D}\) y \(\sum_{S}\) representan energía, matriz identidad, hamiltoniano material y matriz de autoenergía en los terminales de fuente y drenaje, respectivamente.

Para comenzar el análisis, el simulador actual se calibra para corresponder a la estructura del dispositivo presentada en la Ref.39. La Figura 2 demuestra que las simulaciones obtenidas concuerdan con los hallazgos de investigaciones anteriores.

Calibración de características ID-VGS del simulador y datos reportados39.

Una vez que se ha establecido la exactitud de la simulación con la metodología descrita anteriormente, se introduce un traslape en el cuerpo del GNR-FET en el extremo del drenaje para evaluar el impacto de la longitud del traslape asimétrico (UL) en el rendimiento del GNR-FET. dispositivos. Es importante aclarar que siempre que se mencione UL, a menos que se indique explícitamente lo contrario, se refiere al UL asimétrico predeterminado de la extensión de drenaje.

Después de confirmar la precisión, se examina el impacto de la ingeniería UL en las características de transferencia de los GNR-FET. La Figura 3 muestra el impacto de la longitud de UL en el ID en función del voltaje de puerta a fuente (VGS) de GNR-FET en los que la longitud de superposición varía de 0 nm a 10 nm con un tamaño de paso de 2. -nm para obtener un estado de superposición optimizado. El estado optimizado del dispositivo se logra utilizando el rendimiento digital FOM, relación de corriente ON a corriente OFF. Los valores de ID para el estado ON y OFF se examinan en VDS = 0,3 V, VGS = 0,8 V y VDS = 0,3 V, VGS = 0 V, respectivamente.

Características de transferencia de GNR-FET con varias longitudes de superposición a VDS = 0,3 V.

Se observa en la Fig. 4 que una cantidad significativa de DIBL está presente en el dispositivo con una longitud de superposición baja, lo que implica un IOFF mayor. Cuando la longitud del traslape aumenta, el DIBL disminuye, lo que da como resultado un IOFF reducido sin reducir considerablemente el ION. Como resultado, aumenta la relación ION/IOFF. La longitud de Underlap eventualmente aumenta a un nivel en el que DIBL ya no es importante. Como resultado, se observa un pequeño cambio en el IOFF a medida que aumenta el solapamiento. Sin embargo, aumentar el traslape aumenta la resistencia total del canal, lo que reduce drásticamente el ION después de algún punto. Como resultado, ION/IOFF comienza a disminuir. La Figura 5 muestra el gráfico del potencial de superficie de la estructura simulada para varias longitudes de traslape. En la Fig. 5 se observa que la carga de inversión inducida del dispositivo aumenta a medida que aumenta la longitud de superposición del dispositivo. Como resultado, se mejora la barrera potencial en la región UL. Tras la observación de la curva de potencial superficial, se investigan los efectos de la ingeniería UL en la ventana de transmisión para la transmisión portadora. La Figura 6 muestra la variación de la probabilidad de transmisión con la energía, y se observa que con el aumento de la longitud del UL del dispositivo, la curva de probabilidad de transmisión disminuye, lo que resulta en una menor corriente de drenaje39.

Variación de DIBL y relación ON/OFF actual para diferentes longitudes de superposición.

Gráfico de potencial de superficie del dispositivo en VGS = 0,8 V.

Variación de la probabilidad de transmisión con energía en VGS = 0,8 V.

A partir de los gráficos y la discusión anteriores, queda claro que el punto de superposición óptimo se logra con una longitud de UL de 6 nm. De ahora en adelante, se elige una longitud de UL de hasta 6 nm para realizar análisis adicionales y comparar los resultados con un dispositivo GNR-FET convencional que no tiene un espacio de superposición entre la compuerta y las regiones de drenaje.

Los FOM de rendimiento analógico del dispositivo GNR-FET se analizan en esta sección. Los parámetros investigados y analizados aquí son los siguientes: transconductancia (gm), factor de generación de transconductancia (TGF), resistencia de salida (r0) y ganancia intrínseca (AV). Los parámetros gm y TGF se expresan de la siguiente manera:

La Figura 7 muestra los cambios en gm con respecto a VGS, donde se observa que inicialmente gm aumenta rápidamente con el voltaje de la puerta y finalmente parece alcanzar un máximo y luego disminuye. Esta tendencia ascendente y descendente en gm se debe a la variación de ID del dispositivo con VGS. Es evidente que el dispositivo con UL = 6 nm tiene un gm menor. Esto se debe a la movilidad degradada en el canal debido al aumento de la resistencia del canal con la ingeniería UL. El TGF es otro factor crucial para las aplicaciones analógicas. El concepto de TGF se refiere a la utilización efectiva de la corriente de drenaje para lograr un valor gm deseable. Un valor de TGF más alto sugiere que el dispositivo es adecuado para diseños de amplificadores de baja potencia. La Figura 7 representa la variación de TGF con respecto a VGS. Se observa en la Fig. 7 que la curva de TGF mejora con la estructura UL a VGS baja, aunque no hay una mejora sustancial con VGS alta. Además, el valor máximo de TGF se obtiene con la estructura UL = 6 nm debido a la menor ID en el GNR-FET con el efecto UL.

Variación de gm y TGF con VGS en VDS = 0,3 V.

La ganancia intrínseca (AV) es otro FOM importante para el funcionamiento analógico. El AV debe ser lo más alto posible para un rendimiento analógico óptimo. El AV se puede definir y calcular de la siguiente manera:

De la ecuación anterior se desprende claramente que AV depende de r0 y gm del dispositivo. Por lo tanto, es necesario comprender la variación de r0 antes de estudiar AV. En la Fig. 8 se observa que r0 aumenta con la ingeniería UL. Esto se debe al aumento de la resistencia del canal con la longitud del traslape. A medida que aumenta la resistencia del canal, la conductividad del canal disminuye. Como resultado, r0 aumenta con la longitud del traslape.

Gráfica de r0 y AV con VGS en VDS = 0,3 V.

La Figura 8 muestra el efecto de la ingeniería de superposición en AV. De la Fig. 8 se desprende claramente que inicialmente AV aumenta, eventualmente aparece en el valor máximo y luego disminuye. El aumento inicial de AV puede atribuirse al predominio de gm sobre r0. A medida que aumenta el voltaje de la puerta, el valor de gm se acerca a un valor constante durante un período más corto de VGS, después del cual disminuye, mientras que r0 sigue disminuyendo, lo que lleva a una curva AV en forma de campana.

Para evaluar la efectividad y viabilidad de la superposición en aplicaciones de dispositivos de RF, dos FOM de RF esenciales; En esta sección se analizan la capacitancia de compuerta (CG) y la frecuencia de corte (fT).

El CG de un dispositivo es un FOM esencial para aplicaciones de RF. El CG de un dispositivo se puede calcular como la relación entre el cambio en la concentración del portador de carga y el cambio en VGS. La variación de CG con respecto a VGS y el efecto de superposición se muestra en la Fig. 9, y se observa que con la introducción del efecto de superposición, la capacitancia de la puerta del dispositivo aumenta. El valor máximo de CG sin mecanismo UL se observa como 1,46 fF, mientras que, con ingeniería UL de 6 nm, el valor máximo de capacitancia es 2,25 fF.

Capacitancia de puerta (CG) con VGS variables.

Uno de los factores cruciales para determinar el rendimiento de RF de un dispositivo es la frecuencia de corte (fT). La frecuencia a la que la ganancia actual es igual a 0 dB se conoce como fT. El fT se calcula mediante la siguiente expresión:

La Figura 10 muestra la variación de fT con ID para dispositivos GNR-FET. Según la ecuación. (7), el fT depende de la relación gm a CG; Y los GNR-FET con estructura UL tienen un valor menor de gm y un valor mayor de CG. Por lo tanto, es obvio que fT disminuirá en dispositivos con mecanismo UL en comparación con un dispositivo sin efecto de superposición.

Frecuencia de corte (fT) con ID variable.

En el diseño de circuitos analógicos, lograr un equilibrio entre la eficiencia del dispositivo, el ancho de banda y la ganancia intrínseca es un factor crítico. El análisis de compensación se puede utilizar para identificar el punto de funcionamiento óptimo examinando varias métricas, incluido el producto de frecuencia de ganancia (GFP) y el producto de frecuencia de transconductancia de ganancia (GTFP). La GFP, que se calcula como GFP = (\({g}_{m}{r}_{0}\)) fT, es una propiedad importante para los amplificadores operacionales empleados en aplicaciones de alta frecuencia40.

La Figura 11 muestra la variación de GFP con VGS. El efecto de superposición produce el valor máximo de GFP, mientras que con VGS alto y bajo, la GFP sin efecto de superposición tiene un valor más alto. Sin embargo, para determinar el mejor punto de funcionamiento para los circuitos analógicos, es más importante considerar cómo se pueden equilibrar la eficiencia del dispositivo, la ganancia inherente y la frecuencia. Como resultado, se evalúa GTFP. Un valor GTFP más alto permite al diseñador del circuito ajustar la ganancia, la transconductancia y la frecuencia de corte para lograr la región operativa óptima41. El GTFP se define como el producto de GFP y TGF. La Figura 12 muestra la variación de GTFP con VGS. Se observa que el valor GTFP es más alto para el dispositivo GNR-FET con ingeniería de superposición, debido a su mayor eficiencia del transistor y resistencia de salida.

Parcela de GFP con VGS.

Parcela de GTFP con VGS.

En esta sección, analizamos el impacto de la longitud de superposición simétrica en las características de transferencia del dispositivo y lo comparamos con la extensión asimétrica optimizada de Fuente/Drenaje. Específicamente, consideramos la longitud de superposición asimétrica optimizada como UL = 6 nm y una longitud de superposición simétrica de 6 nm para nuestra comparación.

La Figura 13 ilustra el impacto de la longitud de superposición asimétrica (UL) y la longitud de superposición simétrica (SUL) en el ID con respecto al VGS de GNR-FET. Es evidente en la Fig. 13 que la corriente de accionamiento disminuye, mientras que la corriente fuera de corriente aumenta considerablemente en SUL 6 nm en comparación con el solapamiento UL de 6 nm. Esto se debe a la influencia significativa de la resistencia en serie en la región de operación. En un SUL DG FET, existe un intercambio entre capacitancia en corriente y de franja. Si bien el uso de la ingeniería de superposición puede disminuir la capacitancia parásita, también da como resultado resistencias de fuente/drenaje más altas30. Para hacerlo viable para aplicaciones de sistema en chip, donde coexisten circuitos analógicos y digitales en el mismo circuito integrado, los esfuerzos deben dirigirse a identificar el dispositivo optimizado con la mayor relación de corriente de encendido y apagado.

ID -VGS de GNR-FET con longitud de superposición asimétrica y simétrica de 6 nm a VDS = 0,3 V.

La linealidad es un requisito crucial en las aplicaciones de RF42. Para lograr una señal de salida sin distorsión con intermodulación mínima y armónicos de orden superior, son esenciales dispositivos MOS con alta linealidad. La no linealidad en este contexto se asocia típicamente con la transconductancia de orden superior, que representa derivadas de orden superior de las características de transferencia de un transistor. En este estudio, se utilizan varias métricas, a saber, gm2, gm3, VIP2 y IIP343, para evaluar la linealidad de RF de una longitud de superposición asimétrica cerca de la unión del canal-drenaje y compararla con el dispositivo sin superposición.

Comenzaremos centrándonos en el impacto de los FOM de transconductancia de orden superior, específicamente gm2 y gm3, que pueden introducir no linealidad al interferir con la frecuencia fundamental. Para abordar esta no linealidad, gm3 se considera el parámetro dominante en comparación con gm2. Los armónicos de orden par en los circuitos se pueden mitigar eficazmente mediante topologías equilibradas, lo que hace que el impacto de gm2 sea manejable para mantener una alta linealidad. Por el contrario, gm3 demuestra ser muy impredecible, imponiendo así límites más bajos a la distorsión. En consecuencia, minimizar las amplitudes de gm2 y gm3 en la mayor medida posible es crucial para lograr una alta linealidad en aplicaciones de RF.

La transconductancia de segundo orden (gm2) y la transconductancia de tercer orden (gm3). Los gm2 y gm3 se determinan como Ref.44:

Si un dispositivo tiene un valor máximo de gmn mayor a un VGS más bajo en comparación con otro dispositivo, se considera que tiene mejor linealidad45. La Figura 14 muestra la variación de gm2, mientras que la Fig. 15 muestra la variación de gm3 con VGS para los dispositivos GNR-FET en estudio. Es interesante observar en las Figs. 14 y 15 que los dispositivos convencionales y UL GNR-FET tienen primeros valores máximos de gm2 y gm3 en el mismo VGS. Por lo tanto, para determinar el dispositivo con la mejor linealidad entre los que se están considerando, se requiere una mayor investigación de los parámetros de linealidad como VIP2 y IIP3.

Variación de gm2 con VGS.

Variación de gm3 con VGS.

VIP2 se utiliza para evaluar las características de distorsión basadas en parámetros de CC. Se logra un rendimiento de linealidad mejorado y una operación de distorsión reducida con valores más altos de VIP2 e IIP3. El IIP3 representa el nivel de potencia de entrada en el que la extrapolación da como resultado que la potencia de primer orden sea igual a la potencia de tercer orden. Tener un valor IIP3 alto permite una operación de rendimiento de linealidad mejorada. El VIP2 y el IIP3 vienen dados por las Refs.42,43:

donde RS representa la resistencia de la fuente. Para la mayoría de las aplicaciones de RF, se considera RS = 50 Ω.

La variación de VIP2 con VGS se muestra en la Fig. 16. Se puede observar en la figura que el dispositivo sin arquitectura subyacente exhibe un valor VIP2 más alto en comparación con el diseño UL. La Figura 17 muestra la variación de IIP3 en función de VGS. Se observa en la Fig. 17 que el dispositivo sin ingeniería UL tiene el valor máximo de IIP3. Por lo tanto, el GNR FET sin estructura UL es más lineal en comparación con los dispositivos GNT FET con arquitectura subyacente.

Parcela de VIP2 con VGS.

Parcela de IIP3 con VGS.

En este estudio, se realiza la optimización de la longitud de superposición y el análisis comparativo de FOM analógicos y de RF para el dispositivo GNR-FET. El estudio examina el impacto de la estructura subyacente en el lado de drenaje del canal GNR en aplicaciones analógicas y de RF, comparándola con un dispositivo ideal sin solapamiento en el canal GNR. El dispositivo optimizado con estructura superpuesta demuestra mejoras notables, incluido un aumento del 102 % en la relación ION/IOFF y una disminución del 12,33 % en DIBL en comparación con el dispositivo GNR-FET convencional sin superposición. De manera similar, los GNR-FET con estructuras subyacentes exhiben un aumento del 38,49 % en TGF y un aumento del 54,32 % en la ganancia intrínseca en comparación con los dispositivos GNR-FET convencionales. Los resultados también destacan cambios significativos en las métricas de rendimiento de RF, con un aumento del 53,41 % en la capacitancia de la puerta, un aumento del 11,48 % en GFP y un aumento del 22,78 % en GTFP. Sin embargo, la frecuencia de corte de los GNR-FET se reduce en un 43,3% en comparación con el dispositivo GNR-FET ideal. Por lo tanto, la ingeniería de superposición en GNR-FET es particularmente ventajosa para aplicaciones de circuitos analógicos donde la alta eficiencia del transistor (TGF), la ganancia, GFP y GTFP son de primordial importancia. Este enfoque permite un equilibrio entre la eficiencia, la ganancia y la frecuencia del dispositivo, lo que lo hace muy adecuado para aplicaciones de frecuencia media a alta. Sin embargo, para el rendimiento y la estabilidad de RF, es preferible el dispositivo sin superposición. En consecuencia, los parámetros discutidos exhiben una alta sensibilidad a la estructura subyacente de los GNR-FET, y el mecanismo de superposición se puede utilizar para regular el rendimiento de los GNR-FET de doble puerta en función de los requisitos de aplicación específicos.

Los datos que respaldan los hallazgos de este estudio están disponibles del autor correspondiente, [[email protected]], previa solicitud razonable.

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Departamento de Ingeniería Electrónica, IIT Dhanbad, Dhanbad, 826004, India

Md Akram Ahmad y Jitendra Kumar

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MAA: Análisis, Redacción - borrador original. JK: Conceptualización, Supervisión.

Correspondencia al doctor Akram Ahmad.

Los autores declaran no tener conflictos de intereses.

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Reimpresiones y permisos

Ahmad, MA, Kumar, J. La comprensión del impacto de la longitud de superposición optimizada de manera eficiente en los parámetros de rendimiento analógicos/RF de los GNR-FET. Representante científico 13, 13872 (2023). https://doi.org/10.1038/s41598-023-40711-7

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Recibido: 28 de mayo de 2023

Aceptado: 16 de agosto de 2023

Publicado: 24 de agosto de 2023

DOI: https://doi.org/10.1038/s41598-023-40711-7

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